计。模拟电路对版图布局非常敏感，不合理的走线、不充分的地线屏蔽，都可能引入噪声。顾维钧调出了audio dac部分的版图文件，和负责版图设计的工程师一起，在电脑上逐一检查敏感信号线的走线路径、地线屏蔽的完整性、数字信号与模拟信号之间的隔离距离……
经过两天两夜几乎不眠不休的排查和仿真对比，他们终于找到了一个重要的可疑点：在版图设计中，为了节省面积，dac的输出走线与一组高速切换的数字时钟信号线距离过近，且地线屏蔽做得不够充分，导致数字时钟噪声耦合到了模拟输出信号上！
找到了病根，就好对症下药了。虽然已经流片的芯片无法修改版图，但顾维钧提出了一个巧妙的“软件补偿”方案：通过微调dac内部的某些校准参数，并配合输出端的一个小型rc滤波电路（这个可以在外部测试板上添加），可以在一定程度上抑制这种高频耦合噪声。
经过反复实验和参数调整，最终，虽然无法完全达到最初仿真设计的理想指标，但音频输出的信噪比得到了显着改善，基本达到了可以接受的水平。“至少，听起来不会有明显的杂音了。”顾维钧疲惫但欣慰地说道。
攻坚战二：驯服不羁的pll
相比音频噪声，pll不稳定的问题更加棘手，因为它直接关系到整个芯片能否稳定运行在设计的目标频率（这决定了p3解码的流畅度和处理能力）。
李志远利用“追光者”sta工具和购买的第三方电路仿真软件，对pll模块进行了更深入的分析。仿真结果显示，pll的环路带宽（loop bandwidth）和相位裕度（phase arg）在某些工艺角（process rner）和高温条件下，确实处于临界状态，容易发生振荡或失锁。
顾维钧和负责pll设计的工程师一起，再次审视了pll的设计。他们发现，问题可能出在v（压控振荡器）的设计上，其频率控制曲线在某些电压下不够线性，导致环路难以稳定。此外，环路滤波器的参数选择，可能也过于激进，没有为工艺偏差和温度变化留出足够的裕度。
这又是一个设计上的瑕疵！要在现有硅片上彻底解决这个问题，几乎不可能。
团队陷入